TSMC представила экспериментальную память BEOL 1T1C с выносливостью свыше 100 трлн циклов

По данным ixbt.com, TSMC представила экспериментальную архитектуру памяти BEOL (Back-End-Of-Line), которую планируется размещать непосредственно в слоях межсоединений процессорного чипа ixbt.comixbt.comixbt.comОткрыть источник ↗. Она построена на ячейках 1T1C — с одним транзистором и одним конденсатором — и может стать более компактной альтернативой SRAM.

В обычной ячейке SRAM используются шесть транзисторов, поэтому такая память занимает много места на кристалле. Решение TSMC позволяет хранить больше данных на той же площади. Компания применила аморфный оксидный полупроводник, который обеспечивает низкие токи утечки и позволяет формировать память без повреждения слоёв чипа.

Экспериментальный образец работал при напряжении 0,75 В и сохранял данные более 128 мс. Цикл чтения и записи занимал менее 8 нс, а заявленная выносливость превысила 100 трлн циклов.

Ранее появлялись сообщения, что TSMC собирается заняться 3D DRAM, однако компания этого не подтвердила. Технология использует вертикальное размещение ячеек, но отличается от традиционной многослойной DRAM. Сроки коммерческого внедрения неизвестны.